A、低电平
B、上升沿
C、下降沿
D、高电平
A、置1
B、计数
C、保持
D、置0
A、JK之间有约束
B、主从JK触发器没有空翻现象
C、主从JK触发器没有保持功能
D、主从JK触发器不能用于组成计数器
A、Q=1, Qʹ=0
B、Q=0, Qʹ=0
C、Q=0, Qʹ=1
D、Q=1, Qʹ=1
A、边沿触发器的次态仅取决于时钟有效边沿到达时输入的逻辑状态。
B、触发器与锁存器的不同在于触发器增加了一个触发时钟信号。
C、脉冲触发器的次态只考虑CLK下降沿到达时输入的逻辑状态，从而决定次态的变化。
D、电平触发的触发器只有当CLK变为有效电平是，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应状态。
A、错
B、对
A、对
B、错
A、对
B、错
A、对
B、错
A、错
B、对
